マイルストーン

1986年12月
Optimal Solution Inc. が General Electric 社からの出資をもとに設立される（ノースカロライナ州）
1987年10月
Optimal Solution Inc. が Synopsys, Inc. に社名変更、さらに本社をカリフォルニア州、マウンテン・ビューに移転
1988年6月
DAC (Design Automation Conference) にて、論理合成ツール、Design Compiler を発表
1988年9月
日本での製品販売開始
1990年6月
VHDL System Simulator 発表
1992年7月
日本シノプシス株式会社発足
1994年1月
モデルの代表的ディベロッパ、Logic Modeling 社と合併。Logic Modeling は、オレゴン州ビーバートン市を本部に Synopsys のビジネス・ユニットとして機能
1994年5月
デジタル信号処理設計ツール COSSAP で知られるドイツの CADIS 社を買収
1994年5月
ビヘイビア (動作) 合成ツールの Behavioral Compiler 発表
1996年4月
消費電力を考慮して集積回路の合成を行う EDA 業界で最初の低消費電力合成ツール Power Compiler を発表
1996年4月
株式会社東芝と 0.25μm 以下の設計ルールに対応するデザインプランニングのためのツールと手法の共同開発契約を締結
1996年6月
米国の主要半導体メーカで構成される非営利団体の SEMATECH より、0.25μm 以下の新たな設計手法を開発するための６百万ドルの契約を授与される
1996年6月
FPGA/CPLD 合成市場に Synopsys 初の PC- 対応製品 FPGA Express を発表
1996年9月
RTL サイクルベース・シミュレータ Cyclone を発表
1997年1月
ディープサブミクロン設計の下流工程、特にトランジスタレベルの消費電力・タイミング・信頼性の解析のリーディングカンパニー EPIC Design Technology 社を買収
1997年5月
IBM との共同開発の成果の第 1 弾、スタティックタイミング解析ツール Prime Time を発表。同時に大手 ASIC メーカー数社からサインオフ認定を獲得
1997年6月
IP (Intellectual Property) の利用促進のため、メンターグラフィックス社とデザイン・リユース・パートナーシップ契約を締結
1997年10月
Verilog シミュレータ、スタティック解析ツールの最大手、モデル・コンパイレーションテクノロジ、ハードウエア・ソフトウエア・コ・ベリフィケーション・テクノロジのパイオニアであり EDA ソフトウェアの世界的なサプライヤである Viewlogic Systems,Inc. を買収。EDA 史上最大の吸収合併となる。
1997年11月
複雑なデータパス設計とインプリメンテーションを自動化する業界初のツール、Module Compiler を発表
1998年2月
業界初、数百万ゲート規模の設計用のフォーマル検証ツール、Formality を発表
1998年2月
数百万ゲート設計の課題解決に向け、Design Compiler'98 を発表。実行時間が 1/3 に短縮され、タイミング機能は 13 ％向上、新たにデザイン・バジェッティング機能を追加
1998年2月
IBM との共同開発の第 2 弾として、Design Planning ツールを限定パートナーに対して出荷開始
1998年2月
自社の EDA ツールの大半を Windows/NT プラットフォーム向けに提供する方針を発表。UNIX、Windows/NT 混在のネットワーク環境でのツールのインターオペラビリティを確立するため Intel 社、DEC 社、マイクロソフト社をはじめ主要各社とタスクフォースチームを結成
1998年3月
高品質で移植性の高いIPの流通を促進するため、IP プロバイダと提携し、IP Catalyst プログラムを創設。
1998年5月
本社、社長兼 COO に Chi-Foon Chan が就任。Aart de Geus は会長兼 CEO に就任。
1998年6月
メンターグラフィックス社とのデザイン・リユース・パートナーシップ契約に基づき、IP 開発のガイドライン「リユース・メソドロジ・マニュアル（RMM）」を発行。
1998年7月
Design Compiler をはじめとした主要 31 製品を WindowsNT プラットフォーム向けに出荷すると発表。UNIX とWindows NT のサーバおよびワークステーションが混在するネットワーク環境での設計に必要とされる条件を全て提供。
1998年7月
先進的な検証およびテストツールを提供している Sytem Science Inc. を買収。テストベンチ自動生成システム VERA を既存の強力な検証商品群に加え、ハイレベル機能検証における、包括的ソリューションを提供。
1998年10月
東京にエンジニアリング・センターを開設。半導体設計のノウハウおよび設計支援ツールや設計メソドロジの専門知識をもとに、総合的な設計サービスの提供を開始。
1998年10月
チップ配線ツールベンダ Everest Design Automation Inc. を買収し、トップレベルのグリッドレス配線テクノロジを入手。
1999年1月
物理設計のもたらす影響を考慮した論理設計を可能にし、SoC の早期タイミング収束を実現するデザインプランニング・ツール Chip Architect を発表。また、物理設計と論理設計を完全に統合する全く新しいトップダウン設計メソドロジ、フィジカル・シンセシス・ソリューションを発表。
1999年2月
本社、会長兼 CEO、Aart de Geus が、電子工学の理論と実践の発展に寄与した実績を認められ、IEEE フェローの称号を授与される。
1999年3月
数百万ゲート規模の SoC 設計に向け、大幅な機能拡張がなされた DC99 を発表。従来製品に比べ、合成時間を大幅に短縮。フィジカル・シンセシス・ソリューションを強化。
1999年3月
IP ベースの SoC 設計の機能検証効率を向上する Vera CORE を発表。 IP プロバイダは、VERA テストベンチの特徴である豊富なモニタリング、カバレッジレポート機能を IP に付加して出荷することが可能となるため、高品位な IP 生成を実現できる。また、IP ユーザはシステム検証において、この IP に組み込まれた、VERA の各機能の利用が可能となるため、IP 組み込み時の SoC 設計システム検証効率を大きく向上させることができる。
1999年3月
IP 再利用を促進するため、新しいスタティックタイミング検証/キャラクタライズ・ツール CoreMill を発表。IP プロバイダに対し完全にキャラクタライズされたコアの IP ユーザへの提供を可能にすることで、効率的かつ迅速な SoC 設計が実現可能に。
1999年3月
IP パッケージツール coreBuilder とIP開梱ツール coreConsultant に VERA CORE、CoreMill、DesignWare、IP Catalyst プログラム、RMM と MORE（IP の RMM 準拠を評価するシステム）を加えた、IP リユース実現のトータル・ソリューションを発表。
1999年3月
Advanced Technology Center 社の Verilog コードカバレッジツール CoverMeter の買収を発表。検証プロセスにおけるテスト未実行領域を明らかにすることにより検証プロセスを高速化。業界最速 Verilog シミュレータ VCS との優れた連携により、シノプシスの包括的な検証ソリューションをさらに強化。
1999年3月
検証工程の分散処理と高速化に対応するため、VCS と CoverMeter の Linux 対応版を発表。
1999年4月
配線ツールベンダの Gambit Automated Design Inc. を買収、フィジカル・シンセシス・ソリューションおよびプロフェッショナル・サービス・グループが提供するデザイン・サービスをさらに強化。
1999年5月
次世代テストパターン自動生成（ATPG）ツール TetraMAX を発表、DC Expert Plus ワンパス・テスト合成機能との併用による、一環したテスト容易化設計（DFT）フローとハイスピード/大容量 /ベクタ数の削減/高い故障検出率という優れた組み合わせを実現。
1999年5月
SoC 設計および設計資産再利用のための迅速な検証を実現するフィジカル・レイアウト検証ソリューション Cedar を発表。多様な設計スタイルが混在する SoC 設計に対応したフレキシブルな検証、IP やエンベデッド・コアの再検証を不要にした初の検証システムを実現。
1999年6月
Everest 社買収による新しいテクノロジをベースに、トップレベル・グリッドレス配線ツール FlexRoute を発表、画期的なオブジェクトベース・アルゴリズムを備え、高集積度 IC の高速配線を実現。フィジカル・シンセシス・ソリューションを更に強化。
1999年6月
1998年6月に発行したメンター・グラフィック社との共著「リユース・メソドロジ・マニュアル（RMM）」の第二版を出版。フィジカル設計での統合/モデル作成/テストベンチ・ツール/ローカル設計のガイドラインなどを共同加筆。
1999年6月
SoC 設計向け IP コアの再利用性の評価を簡単にかつ迅速に測定するOpennMORE 評価プログラム (http://www.openmore.com.) を発表。シノプシスが従来から公開していた MORE 評価プログラムのルールとガイドラインニ、RMM 第二版の内容も加えて公開。
1999年9月
ASIC および IC のバウンダリ・スキャン・ロジックの合成および IEEE1149.1 規格準拠検証を自動化する BSD Compiler を発表。
1999年9月
半導体/システム/IP/EDA/エンベデッド・ソフトウエアなど各業界の主要企業と共同で Open SystemC Initiative を発足。 C++モデル・プラットフォーム SystemC の提供を通じ、C言語ベース設計の発展促進、システムレベルの協調設計環境構築を目指す。シノプシスは、運営事務局としてWebサイト (www.systemc.org) を開設。
1999年10月
システム LSI 設計の新しい時代を創る研究と人材育成の促進を目的とした産学協同シンポジウム Academia/Industry Symposium を東京で開催。日本を含むアジア地区では初の開催。
1999年10月
Design Compiler の新バージョン Design Compiler99.10 (DC99.10) を発表。クリティカル・パスのタイミング改善、チップ面積縮小、実行時間短縮を実現、さらに新機能 Automated Chip Synthesis (ACS) を導入し、シノプシスのフィジカル・シンセシス・ソリューションをさらに強化。
1999年11月
合成と配置を統合した新製品 Physical Compiler を発表。配線後のタイミング収束が最短期間で可能となり、最良の回路性能を実現。先に発表された Chip Architect と FlexRoute と共に、フィジカル・シンセシス・ソリューションの骨格を築く。
1999年11月
先に発表した Verilog Model Compiler (VMC) および C 言語モデルコンパイラC Model Compiler に加え、VHDL で作成された複雑な IP の保護と移植性を提供する新製品 VHDL Model Compiler を発表。
2000年3月
サイクルベース・テクノロジの劇的なパフォーマンスとイベントドリブン・シミュレータの柔軟性を併せ持つ、最高速 VHDLシュミレータ Scirocco を発表。
2000年3月
複雑な HW/SW システムの協調開発を目的としたツールおよびメソドロジ群CoCentric 製品ファミリの最初の製品である、HW/SW協調設計プラットフォーム CoCentric System Studio を発表。
2000年4月
フィジカル・シンセシス・ソリューションの基盤となる合成ツール群を大幅に強化した Synthesis2000 (Design Compiler、新製品のワンパス・テスト合成ツール DFT Compiler、消費電力最適化ツール Power Compiler を発表。
2000年4月
先に発表した CoCentric 製品ファミリの第2弾として、浮動・固定小数点記述自動変換ツール CoCentric Fixed-Point Designer を発表。
2000年5月
代表取締役社長に藤井公雄が就任
2000年5月
論理合成と自動配置の統合ツールPhysical Compilerの一般リリースを開始。
2000年5月
高密度ASIC向けフルチップ・ダイナミック消費電力解析ツールPrime Powerを発表。
2000年6月
アバンティ社とともに、インターネット・ベースの設計環境Design Sphere accessを発表。TSMC社との提携により、コンセプトからシリコンまでの仮想設計環境を提供。
2000年6月
SystemC言語記述から直接ハードウェアIC合成を実現するCoCentric SystemC Compilerを発表。
2000年7月
Physical Compiler、第7回LSIデザイン・オブ・ザ・イヤーにてグランプリ受賞。
2000年10月
合成からシミュレーション、検証までをカバーするハイレベル設計ツール群のLinuxOSサポートを発表。
2000年11月
1999年6月に発刊したメンター・グラフィックス社との共著「リユース・メソドロジ・マニュアル（RMM）」第二版の日本語版出版にあわせて、IP再利用性の評価プログラムOpenMOREの日本語版をリリース。
2000年11月
会長兼CEO Aart de Geus、エレクトロニクス専門誌Electronic Business誌により、ランキングTop25に選ばれる。
2000年12月
Physical Compilerバージョン2.0を発表、消費電力最適機能、構造化されたデータパス合成、テスト・スキャン・メソドロジを統合し、より迅速なタイミング収束を実現。
2001年2月
製品の早期市場投入を実現する BLUETOOTH リファレンス･デザインキットを発表。
2001年4月
検証市場の統合に向けオープンなプラットフォームを提供するVERA言語を公開。
2001年4月
シグナル・インテグリティ解析ツールPrimeTime-SIを発表。PrimeTime 上に構築され、スタティック・タイミングとクロストーク解析を統合。
2001年5月
メモリ&ミックスド・シグナル設計向けのトランジスタレベル検証ソリューションNanoSimを発表。TimeMill / PowerMill のクラス最高・シミュレーション・テクノロジを組み合わせ、アナログ/デジタル/メモリサブ回路を単一チップ上に統合する複雑なシステムオンチップ(SoC)の高速かつ大容量の検証を実現。
2001年6月
スタンダード・セル配線ツールRoute Compilerとクロック・ツリー・シンセシス・ツールClockTree Compilerを発表、RTLからGDSIIまでをカバーする設計フローを完成。
2001年6月
HW/SW協調設計プラットフォームCoCentric System Studio向けBluetoothリファレンス・デザイン・キット、第8回LSIデザイン・オブ・ザ・イヤーにて優秀賞を受賞。
2001年7月
沖電気工業とシノプシス、システムLSIのテスト時間短縮とテスト設計効率化を実現する先進のテスト容易化設計手法の開発を展開。
2001年9月
OpenVera Catalystプログラムを発足
2001年10月
機能等価性検証ツールFormality高度なHIER-IQテクノロジをサポート
2001年11月
大規模で複雑かつ高品質なシステムオンチップ設計フローを支援する新たなテスト・テクノロジを発表
2001年11月
シノプシスのフィジカル・シンセシス・ソリューション日本電気株式会社の階層設計フローに統合
2001年12月
アバンティを買収