『VCSユーザーのための SystemVerilog アサーション1日体験セミナー(大阪)』は、有償セミナーです。お客様のご要望に応じて開催いたします。ご希望のお客様は弊社営業担当または大阪営業部(電話:06-6359-8139)までお気軽にお問い合わせください。

常に時間との戦いを強いられる、現在の設計。その開発期間の70％以上が検証に費やされていると言われています。デザインを効率よく、またより多くのバグを短時間で検出する手法として、業界全体がアサーション・ベース・ベリフィケーションの採用へ動き出しています。いくつかあるアサーション/プロパティ言語(または言語サブセット)の中でも、次世代標準最有力候補であるSVA(SystemVerilogアサーション)サブセットをシノプシスはいち早くVCS7.1.1に実装し、すでに多くのお客様のプロジェクトで成功をおさめています。

SVAは、設計検証標準言語であるSystemVerilog(IEEE Std 1800_2005) に 完全に統合されたアサーションです。 これまでのアサーション/プロパティ言語(またはサブセット)は、HDLから独立した言語体系でした。 広く使われているCやJavaでもアサーションは、その言語体系に組込まれています。 この点でSVAは他アサーション/プロパティ言語に比べて大きな柔軟性と可能性を持っています。

"VCSユーザーのための SystemVerilogアサーション1日体験セミナー" では、この SystemVerilogアサーション言語サブセットおよび、検証メソドロジについて詳しくご紹介し、お客様それぞれのプロジェクトにおける SystemVerilogアサーションのクイック・スタートを支援いたします。

シミュレーションの可視性を高め、思いがけない論理バグを漏れなく検出する強力無比なSystemVerilogアサーションのクイック・スタートとなるまたとない機会です。お誘いあわせの上、奮ってご参加ください。

	お客様のご要望に応じて不定期に開催させていただきます。
	弊社営業担当または大阪営業部(電話:06-6359-8139)までお問い合わせください。
	午前 10 時 〜 午後 5 時
	日本シノプシス(株) 大阪営業所　トレーニングルーム （地図）
	HDLを用いた設計および検証を理解されている方
	UNIXの一般的な操作（vi等のエディタ含む）をご存知の方
	* 従来のVeraならびにOpenVeraアサーション1日体験セミナーは、こちらをご覧ください。
	大阪営業部　電話:06-6359-8139
	1.	SVAの概要説明 SVAの基本記述例の説明
	2.	SVAの記述説明 シンプルな回路を用いてSVAの記述、シミュレーションまでを行います
	3.	質疑応答

SVAの簡単な例

"reqがアサートされた後、ackは1〜3サイクル後にアサートされる"

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