| 『VCSユーザーのための
SystemVerilog テストベンチ 1日体験セミナー(東京)』は、有償セミナーです。お客様のご要望に応じて開催いたします。ご希望のお客様は弊社営業担当または営業本部(電話:03-6746-3939)までお気軽にお問い合わせください。 |
ここ数年でRTLの機能検証手法や環境は大きく変化しました。一番の大きな変化は、RTLデザインの設計や検証をより効率よく行うために従来のVerilog-HDLの仕様を拡張し、アサーションやテストベンチ言語仕様を追加したSystemVerilog言語がIEEE
Std 1800_2005として標準化されたことでしょう。 今日、SystemVerilogアサーションを使った検証フローが、多くのお客様のプロジェクトで採用されている事実を見ても、この標準化により、今後、さらに、SystemVerilogで記述されたデザインやテストベンチは、増えていくことが予想されます。
シノプシスでは、VCSへのSystemVerilogアサーション機能の実装と並行して、SystemVerilogテストベンチ機能の実装も進めてきました。また、SystemVerilogのテクノロジを、お客様にすぐに導入活用して頂くために、SystemVerilogアサーション・ライブラリおよびIP、さらに、ARM社と共同でSystemVerilogをARM社の実プロジェクトで使用することで得た検証ノウハウとメソトロジをルール定義したVerification
Methodology Manual(VMM) を開発しました。加えて、SystemVerilogテストベンチのテクノロジをベースに開発したVMM準拠のクラス・ライブラリもあわせて提供しております。また、SystemVerilog/VHDL/SystemCと多言語を表示・デバックする環境としてDiscovery
Visualization Environment (DVE) も開発しました。これらの機能が、すべてVCSのライセンスだけで実現できるようになっております。
"VCSユーザーのための SystemVerilogテストベンチ1日体験セミナー" では、まず、これらVCSに用意された機能を使った検証環境構築のベースになる
SystemVerilogテストベンチ言語についてテストベンチ記述に最低限必要なキーワードや記述をご紹介し、お客様のプロジェクトにおける SystemVerilogテストベンチのクイック・スタートを支援いたします。
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お客様のご要望に応じて不定期に開催させていただきます。 |
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弊社営業担当または営業本部(:03-6746-3939)までお問い合わせください。 |
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午前 10 時 〜 午後 5 時 |
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日本シノプシス合同会社
二子玉川オフィス トレーニングルーム （地図） |
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VCSを使ったSVA/SVTB検証環境の立ち上げをご検討の方 |
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HDLを用いた設計および検証を理解されている方 |
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UNIXの一般的な操作（vi等のエディタ含む）をご存知の方 |
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営業本部 電話:03-6746-3939 |
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1. |
SystemVerilogテストベンチの概要説明
SystemVerilogテストベンチの基本記述例の説明いたします。 |
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2. |
SystemVerilogテストベンチの記述説明
シンプルな回路を用いてSystemVerilogテストベンチを使ったシミュレーションまでを行います。 |
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3. |
質疑応答 |
