クラス最高の実証済RTL合成ツールDesign Compiler Ultra（DC Ultra）は、最速のタイミング、最小の面積、最小の消費電力、そして最高のテスト・カバレッジを最短期間で実現するという、現在の設計者が直面している課題に対応します。DC Ultraは、独自のアルゴリズムをコンカレントに適用することにより、タイミング、面積、パワーおよびテスト性を最適化します。

合成テクノロジは、常にDesign Compilerとともに進化し続けてきました。そしてシノプシスは今、さらなる進化として、RTL合成における最新の技術革新-Design Compilerトポグラフィカル・テクノロジを提供します。Design Compilerトポグラフィカル・テクノロジは、コスト高につく論理合成工程とレイアウト工程の繰り返し作業をなくし、設計結果予測性の高い設計フローを実現することにより、開発期間の短縮を可能にします。ワイヤーロード・モデルをベースとした予測を行わずに、RTL合成時に実レイアウト後のタイミング、消費電力および面積を正確に予測できるようになりました。

• 面積、タイミング、パワーおよびテスト性において最高の結果品質（QoR）を実現
• フィジカル・インプリメンテーションとの相関性を確保
• 高速クリティカル・パスを作成することによって、タイミングのボトルネックを解消
• 設計者が回路の特定部分の最適化を制御できる高い柔軟性を提供
• 自動チップ合成（ACS：Automated Chip Synthesis）機能による分散合成
• スタティックタイミング解析、テスト合成、およびパワー合成の統合により、高い設計効率を実現
• 多電圧/多電源設計をサポート

DC Ultraは、低消費電力設計ツールPower Compiler、IPライブラリDesignWare、スタティックタイミング解析ツールPrimeTime、およびテスト合成ツールDFT Compilerから構成されるシノプシスの包括的なRTL合成ソリューションの中核となるツールです。業界をリードするDC Expertの合成エンジンをベースとしたDC Ultraは、DC Expertのすべての機能に加えて、独自のメリットを提供します。

先進の演算最適化機能
データパス設計を含む回路の合成において、DC Ultraは画期的なデータパス最適化アルゴリズムによりデータパスの合成に要する実行時間を短縮し、タイミングと面積において優れた結果品質を提供します。これらの機能により、DC UltraはHDLに含まれる演算ツリーを識別、キャリーセーブ演算テクニックを使用してツリーを最適化して、キャリー伝搬による性能と面積への影響を最小限に抑えます（図3）。

論理合成ユーザーは、DC Ultraで提供されている優れたデータパス合成機能を利用し、DesignWare演算コンポーネントをさらに最適化することもできます。

強力なクリティカル・パス合成
DC Ultraは、合成プロセス全体を通して様々な最適化アルゴリズムを使用し、クリティカル・パスのタイミングを大幅に改善します。例えば、初期テクノロジ・マッピングの直後では、まだ詳細なゲートレベル最適化が済んでいません。DC Ultraは、この段階で、タイミングを厳格に重視した再構造化、マッピング、およびゲートレベル最適化を実行します。その結果、以降の詳細なゲートレベル最適化では、タイミング・ベース構造全体が改善されます。また追加的手段を講じることによって、ゲートレベル最適化全体を通して、設計のクリティカル・パスの遅延が改善されます。例えば、ロジックの複製によって、クリティカル・パスの負荷を削減します（図4）。DC Ultraは、ロジック複製においてクリティカル・パスの大きなサブ・セクションを探し、多くのゲートを複製することによってファンアウト数の多いネットの負荷を削減して、負荷分離によってクリティカル・パス上のタイミングを改善します。DC Ultraは、面積とタイミングの結果を改善するために、クリティカル・パスに基いて論理構造を自動的に展開します。また、トータル・ネガティブ・スラック（TNS）を改善するためにファンアウト数の多いネットをバッファリングすることも可能です。

DC Ultraのマッピング・アルゴリズムは、セル・グループをクリティカル・タイミングパス上の幅広いファンイン・ライブラリ・セルにマッピングして、ロジックレベル数とセル・インスタンス数を削減します。この結果、タイミング、面積、および消費電力が改善されます。

DC Ultraは、一般的な業界標準フォーマットをすべてサポートしています。