DFT Compiler

次世代ワンパス・テスト合成ソリューション

概要

DFT Compilerは、シノプシスの論理合成およびフィジカル・シンセシス・フローにおいて、最短期間でテスト設計をスムーズに実行する次世代ワンパスDFT合成ソリューションです。DFT Compilerは、Design Compiler および Physical Compilerと統合されており、面積/パワー/タイミング制約をシームレスに最適化したDFTを実現し、物理的に最適化されたスキャン回路に対し予測性の高いタイミング収束を保証します。DFT Compilerにより、設計者はRTLで徹底的にテスタビリティの解析を行い、階層ブロックレベルで最も効果的なテスト・ストラクチャをインプリメントすることができます。また必要に応じて、Test DRC違反をゲートレベルで自動的に修復することもできます。

主な特長/メリット

ワンパスDFT合成
・ 設計のイタレーションやスケジューリングにおけるスケジュール遅延リスクを削減し、設計期間を短縮
・ 設計初期段階でテスタビリティを考慮することにより、生産性を向上
・ TetraMAX ATPGへの入力が可能なSTILプロトコル・ファイルの自動作成

RTL Test DRC
・ RTLでの迅速で詳細なテスタビリティ解析
・ ソースコード・ブラウザによるテスタビリティ違反のフィードバック
・ 数百万ゲート規模をサポート

テスト・モデルを使用した階層スキャン合成
・ 数百万ゲート規模をサポート

AutoFix
・ ゲートレベルでTest DRC違反を自動修正

Rapid Scan Synthesisテクノロジ
・ 階層ブロックレベルで、最も効果的なテスト・ストラクチャのインプリメントを迅速に実現

統合されたDesign Rule Checker
・ RTLまたはゲートレベルのTest DRCと故障カバレッジ検証を実現
・ Design VisionのGUIでTest DRC解析を視覚的に実行
・ チップレベルATPGサインオフで使用されているTetraMAX ATPGと同じエンジンを使用

ワンパスDFT合成

シノプシスのワンパスDFT合成は、合成設計ルールと制約条件を完全に最適化した状態で、スキャン回路をRTLから直接、テスト可能なゲートへ合成します。つまりワンパス・テスト合成は、必要とされるすべてのテスト条件を合成プロセス前に明確にし、完全にスキャン可能なゲートレベルの回路を作成し、テストを含むすべての設計制約とプロセス・テクノロジ・ルールを満たします。合成後の回路はATPGに入力可能で、すべてのテスト回路が検証済みであるとともに、スキャン設計ルールもチェックされているため、予測性のある非常に高いテスト・カバレッジ結果を得ることができます。合成環境下でダイレクトにDFTを実現することにより、設計サイクルの初期段階で問題点の検出/修正が可能となり、スケジュールを圧迫する原因となる設計フローのやり直しを回避することができます。またDFT Compilerは、TetraMAX ATPGにダイレクトに入力できるSTILフォーマットのテスト・プロトコルを生成します。

図1：RTL TestDRC機能とAutoFix機能によるワンパスDFT合成のフロー

RTL TestDRC

従来の設計手法では、テスト関連の問題が設計サイクルの後半になって初めて発見されるケースがしばしばありました。ゲートレベルでのテスタビリティ違反の修正は、設計全体の生産性を低下させます。

RTL TestDRC機能は、ワンパスDFT合成環境での合成が容易なテスト・フレンドリーなRTLの作成を可能にします。RTL TestDRCの第一の機能は、合成前の段階で回路のテスタビリティについてのフィードバックを行うことです。モジュール設計者は、合成の前にRTLモジュールにRTL TestDRCを実行して、包括的なプリ・スキャン・デザイン・ルール違反を検証することができます。回路設計者は、ルール違反のフィードバックに基づいてRTLソースコードの違反を修正することもできます。これにより、RTLのテスタビリティを設計プロセスの初期段階で検討することが可能になります。ルール違反に関するフィードバックは、Design Vision GUIブラウザで視覚的に確認できます。

RTL TestDRCでチェックされるルールの大部分は、以下の違反を包括的にカバーするプリ・スキャンDRCです。

・ スキャン挿入を妨げる違反
　（例：制御不能のクロック、フリップフロップへの非同期セット/リセット）
・ データ・キャプチャを妨げる違反
　（例：フリップフロップのデータピンをドライブするクロック信号）
・ 故障検出率低下の原因となる違反
　（例：組合せフィードバック・ループ）

図2：DFT GUIにより、RTL TestDRC違反と回路図を視覚的に検出

Autofix機能

RTL TestDRCは、RTLで違反を特定するだけでなく、AutoFix機能を使って合成の段階でタイミング制約を満たしながらゲートレベルでこれらの違反を修正することも可能です。AutoFixは、非常に一般的なテスタビリティの問題点である、クロックと非同期セット/リセット信号の制御性に焦点を合わせています。クロックや非同期セット/リセット信号が制御不能といったDRC違反が検出された場合に、AutoFixを使ってゲートレベルでテスト回路を自動挿入させ、これらの違反を解消することができます。これにより、テストおよびATPGへの入力が可能なネットリストが保証されます。AutoFixはワンパスDFT合成に統合されているため、テスタビリティ修正は回路の全体的なタイミングおよび面積の制約条件にほとんど影響しません。図3は、一連のフリップフロップへの制御不能なクロックと非同期リセット入力を持つ回路の一例です。これはテスト・カバレッジを大幅に低下させる著しいDRC違反です。

また、AutoFixは組込みメモリ・モジュール周辺のシャドー・ロジックのテストもサポートしています。DFT Compilerの新機能であるこのShadow-LogicDFTを使って、メモリ・モジュールI/O部にテスタビリティ回路を合成し、組込みメモリ・モジュール周辺のシャドー・ロジックの制御性と観測性を向上させることが可能です。Physical CompilerのDFTを考慮した配置機能は、配線密集を最小限にするため、新たに挿入されるテスタビリティの高い論理回路を各ポートの近くに配置します。

図3：スキャン・ルール違反を自動修正

図4：組込みメモリに対するShadow Logic DFTの例

Rapid Scan Synthesis

Rapid Scan Synthesisテクノロジは、スキャン・アーキテクチャの簡単なプロトタイプ生成において、ワンパスDFT合成の全ての最適化機能を必要としない場合に用いられます。

この機能は、論理およびフィジカル環境の両方において、構造化設計により正しい結果を得ようとするCorrect-by-Construction手法でスキャン・チェーンを作成し、テスト・カバレッジやテスト・パターン数の早期見積もりのためにATPGへ渡されるスキャン・ネットリストを生成することにより、スキャン・チェーンとDFTロジックの迅速なインプリメンテーションを可能にします。
Rapid Scan Synthesisテクノロジは、スキャン・チェーンのステッチングおよびスキャン再配置の両方において、さらなる開発期間短縮を実現します。他にもこのテクノロジは、既存の論理回路が最適化されない（例えば、タイミング/面積/あるいはフィジカル制約を満たすために、サイズが大きくなったり、小さくなったりした場合）というメリットがあります。これは、配置・配線中のフィジカル設計においていくつかの最適化のみ行いたい場合などに便利です。

図5：Rapid Scan Synthesisフロー

テスト・モデルを使用した階層スキャン合成

チップレベルで大規模設計のテスト合成を実行する場合、タイミングとDFTクロージャの両方を達成する際のイタレーションを削減することにより、設計期間を短縮しつつインプリメント可能にするためには、いくつかの抽象レベルがSystem/Chipインテグレータに必要です。論理およびフィジカル・シンセシス段階で、タイミングおよび配置情報とともにDFT情報をテスト・モデルの形に抽象化するためのキー・テクノロジを使用することにより、設計者は非常に早い段階でテスト・ストラクチャを設計するための基本的な決定を下すことが可能になり、より少ないメモリ使用量と劇的なランタイム性能向上が求められる数百万ゲート規模設計における迅速な階層テスト・インプリメントを実現することができます。

シノプシスは、スキャンとその他のテスト関連情報をテスト・モデル（ctl-db）として抽象化するために他社に先駆けてCTL規格を活用しました。このテスト・モデルは、DFT Compilerを用いたスキャン合成時に作成されますが、ユーザからは見えません（図6）。次にユーザは、テスト関連の情報のみを含むテスト・モデルと一般的なボトムアップ・フローで通常行われるフルゲート・ネットリストを出力します。トップレベルでは、トップレベル・ネットリストとともにテスト・モデルだけがメモリに読み込まれ、サブモジュールのすべてのゲートレベル情報を読み込むことなくスキャン構築が実行されます。このように、テスト・モデルを読み込んでトップレベル・スキャン設計ルール・チェックとともにスキャン構築を実行することで、大規模設計の処理容量と性能を飛躍的に向上させます。

図6：テスト・モデルを使用した階層スキャン合成

Physical Compilerとの統合によるワンパス・スキャン配線の実現

DFT CompilerはPhysical Compilerに統合されており、既存のDFTフローへ最小限手を加えるだけでワンパス・スキャンチェーン配線が行えます。これにより各スキャンフロップは、最も近い位置にあるスキャンフロップに接続されることが保証されます。DFT Compilerではレイアウト情報と制約条件を重視したスキャン配線アルゴリズムを使ってスキャン・チェーンの配線順を決定します。

Physical CompilerにおいてDFT Compilerを実行するもうひとつのメリットは、フィジカル情報に基づいてスキャン・チェーンもまた分割できるということです。スキャン合成をPhysical Compilerへ緊密に統合することにより以下が可能になります。

・ テスト設計におけるより迅速なタイミング収束
・ 全体的な配線密集の緩和
・ スキャン配線に関連するタイミング違反の最小化

フィジカル領域で設計段階でDFT CompilerによりDFTをインプリメントするもうひとつのメリットは、テストのようなロックアップ・ラッチやラッパー・ロジックなどの新たなロジックを実現し、配線密集を最小化し、配線可能性を向上するドライバー・セルの近くに配置させることができるということです。

この機能では、最適化されたスキャン配線済みネットリストを ATPGツールに供給することによりDFT CompilerとTetraMAX ATPG間のフローの一貫性を高め、チェーン再配線によるATPGの再実行が不要になります（図7）。

図7：DFT CompilerとPhysical Compilerの統合フロー

ネットリスト/RTLインターフェイス

DFT Compilerは、業界標準のVerilog-HDLおよびVHDL RTLをサポートしています。