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| 概要 |
IC Compilerは、合成、フィジカル・インプリメンテーション、低消費電力設計、DFMを含む完全な設計ソリューションを提供するシノプシスGalaxyデザイン・プラットフォームの中核ツールです。IC
Compilerは、単体で、フラット/階層デザイン･プランニング、配置と最適化、クロックツリー合成、配線、DFM、低消費電力の機能を備えたチップレベル・フィジカル・インプリメンテーション・ツールで、高性能で複雑なデザインの実現を可能にします。すでに業界で幅広く採用されているIC
Compilerは、クラス最高レベルの結果品質（Quality of Result=QoR）、サインオフ検証結果との高い相関性、および強力なDFM機能を提供します。
- IC Compilerは、革新的な新機能であるExtended
Physical Synthesis（XPS）テクノロジにより、全配置配線工程に 渡ってフィジカル・シンセシスを一貫して実行します。あ
らゆるコスト要因、すなわちタイミング/面積/パワー/シグ ナル・インテグリティ/配線可能性/歩留まりを包括的に測 定したところ、このテクノロジは優れたTATと結果品質を
実現しました。
- IC Compilerは、業界標準のサインオフ・ソリューション （PrimeTime
SIおよびStar-RCXT）との高い相関性を持っ ています。 さらに、これらのサインオフ・エンジンを利用して、フィ
ジカル・デザイン・インプリメンテーションの最終段階ま でに、高速かつ高精度なサインオフ・レベルのデザインを 達成することができます。サインオフ・レベルのデザイン
収束により、デザインの予測可能性がさらに向上します。
- IC Compilerは、タイミング、面積、パワー、テスト性、 配線可能性と、歩留まりをコンカレントに最適化する包括
的なDFMソリューションを提供します。IC Compilerによ り、デザインの製造容易性が向上し、機能やパラメータに
起因する歩留まりを最適化します。
- IC Compilerのコンカレント階層デザインにより、強力なデザイン・プランニングとチップレベル解析の機能を大規模で複雑なデザインにも利用することができます。IC Compilerは早い段階での解析とフィージビリティ・チェックを可能にし、ダイ･サイズの縮小と結果予測性の高いデザイン収束による設計コスト削減を実現します。
- IC CompilerのZrouteテクノロジは、先進の配線アルゴリズムとコンカレントDFM最適化、マルチスレッディング
を利用して全体で10倍以上の配線スピードの向上を実現します。
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| 主なメリット |
結果品質（QoR）の向上
XPSテクノロジは、論理合成、配置、クロックツリー合成、配線を統合することによって、タイミング、面積、パワー、シグナル・インテグリティ、配線容易性、および歩留まりといったあらゆるコスト要因の観点から測定したQoRの向上を可能にする革新的機能をIC
Compilerにもたらしました。マルチコーナー・マルチモード（MCMM）同時最適化、高精度シグナル・インテグリティ解析機能、データパス・フィジカル・インプリメントなどの新技術により、大規模で複雑なチップに要求される高いQoRを実現します。
開発期間（TAT）の短縮
IC Compilerは結果達成までの最短パスを提供します。これは、強力なデザイン・プランニング機能、すべての設計段階を通じて達成される高い収束性、そして各設計段階でハンドオフ・ポイントを引き起こさないシームレスなRTL-to-GDSIIフローにより実現されます。
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| 図1：設計結果の予測性を向上させ消費電力を削減するデータパス・フィジカル・インプリメント |
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図3：迅速なデザイン収束の鍵を握る初期段階での解析
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- Zrouteテクノロジ：IC CompilerのZrouteテクノロジは先進の配線アルゴリズムとマルチスレッディング機能により最新のマルチコア・コンピュータ・プラットフォームを活用して、主要プラットフォームで10倍のスピードアップを実現します。Zrouteの最新アーキテクチャには、リソグラフィ・フレンドリーな配線や製造上の問題回避を可能にするネイティブ・ソフトルールなど、先端技術の配線テクノロジが組み込まれています。コンカレントFM最適化手法の採用により、Zrouteは製造ルールの影響とタイミングおよびその他の設計目標を同時に考慮することで、最高レベルのQoRと製造性向上を実現します。
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| 設計コストの削減 |
| IC
Compilerでは、さまざまな手法を用いて、タイミング、パワー、面積、配線性、および歩留まりの目標を達成することができます。これは設計コストの削減と設計結果予測性の向上につながります。 |
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図4：IC
Compiler ZrouteテクノロジによるDFMフレンドリーな超高速配線
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| オープンでインターオペラブルかつ拡張が可能な環境 |
- DFM：IC Compilerは、歩留まりと製造性の最適化が可能な唯一の完全なソリューションです。コンカレントDFM最適化はシングル・ビアの残数とクリティカル・エリアを削減することにより、タイミングのQoRを
満たしつつ、歩留まりを向上させます。
- パワー：パワー・マネージメントは設計上の非常に重要な問題となっています。ワイヤレス機器、携帯機器、家電製品向けの先進のデザインでは多電源設計手法を用いて、性能を最大限に引き上げる一方で、消費電
力を最小限に抑えなくてはなりません。IC CompilerとGalaxyデザイン・プラットフォームが提供する完全なローパワー・フローは、小型ワ
イヤレス設計から数百万ゲート規模のグラフィック設計まで、消費電力 が重視される非常に複雑なデザインに対応しています。
- テスト容易化設計（DFT）：IC CompilerはGalaxyフローの主要ツールとして、包括的なテスト自動化ソリューションを提供します。SoC設計者は最短かつ最も効果的な方法で高品質な製造テストと実シリコンを実現
することができます。IC Compilerフローに完全に統合されたDFT MAXの次世代テスト圧縮合成技術は、デザインのテスト・カバレッジ、機能、タイミング、およびパワーに影響を及ぼすことなく、高い圧縮率を達成します。
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図5：IC
Compilerでのワイヤ・スプレッディング前後のクリティカル・エリア解析（CAA）マップ
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| 使いやすさ |
IC
Compilerでは、さまざまな手法を用いて、タイミング、パワー、面積、配線性、および歩留まりの目標を達成することができます。これは設計コストの削減と設計結果予測性の向上につながります。
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| IC
Compilerの最新機能と、Galaxyデザイン・プラットフォーム上で動作する共通技術により、タイミング、面積、パワー、配線性、テスト容易性、歩留まりの点で最高のQoRが提供されると共に、ファースト・シリコンでの成功までのTATの短縮と、非常に高い結果予測性を実現します。すでにIC
Compilerを使用した130〜45nm以降の高密度/高性能/ローパワー設計で、多数のテープアウトが成功を納めています。 |
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図6：IC
Compilerでのビア最適化
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| 優れた機能 |
- 現在主流のシリコン・テクノロジで高い設計スループットを実現
- 最先端のシリコン・テクノロジでも高い性能を実現
- タイミング、面積、パワー、シグナル・インテグリティ、配線性、歩留
まりの目標値を満たす包括的な最適化機能
- インプリメンテーション工程における結果予測性
- シングル・タイマー
- 最高のQoRとTTR（結果達成までの期間）の達成を可能にする完全な、ネットリスト-to-GDSIIソリューション
- サインオフ
- ゴールデン・サインオフ・ソリューションPrimeTime SIおよびStar-RCXTの解析結果との高い相関性を提供
- Arnoldi、OCV、CRPR、CCS、共通セル遅延計算、SDC制約条件など、PrimeTimeとのテクノロジの共有により相関性を保証
- 過剰な設計マージンの排除によりTTRを向上
- 正確なサインオフ・タイミングと寄生抽出情報によりデザイン収束をスピードアップ
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図7：パワー・アウェア配置機能を使用したレジスタのグループ化により消費電力を削減
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図8：スキャン・オーダリング前のデザイン
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図9：スキャン・オーダリング後のデザイン
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- TAT
- MCMM同時最適化
- Design Compiler Graphicalテクノロジによる論理合成結果との高い相関性
- データパス・フィジカル・インプリメント機能によりデータパス回路の品質を劇的に向上させ、タイミング/面積/パワーの結果を予測
- すべての設計段階を通して堅牢なクロストーク解析フローを提供。クロストーク違反の検出/修正を実行。
- パワー
- デザイン・プランニング、論理合成、配置、クロックツリー合成、配線、およびチップ・フィニッシングの各段階で多電源設計をサポート
- 多電源設計手法を完全サポート
- 高品質なダイナミック・パワー/リーク・パワー最適化を実現する先進のアルゴリズム
- 低電力配置テクノロジにより、レジスタをグループ化してダイナミック・パワーを削減
- クロックツリー合成（CTS）時の複雑なクロック・ゲーティングをサポート
- 低消費電力, SI-aware CTS
- 信号のエレクトロマイグレーション解析/修正によりデザインの信頼性を大幅に向上
- DFM
- 主要設計ルールを完全サポート
- ソフトルールをサポート
- セル・ベースおよび配線ベースの歩留まり最適化
- クリティカル・エリア解析（CAA）機能
- グローバル配線、トラック割り当て、および詳細配線時のワイヤ・スプレッディングによるクリティカル・エリア最適化
- タイミングドリブン・マルチパターン・ビアの自動選択
- タイミングドリブン・メタルフィル
- スタッガード・メタルフィル
- リソグラフィ・フレンドリーな配線機能
- リソグラフィ・ホットスポットの自動修正
- DRC/LVSツールHerculesとの緊密な統合
- デザイン・プランニング
- コンカレント階層デザイン
- 階層およびフラット・デザインに対応した完全なデザイン・プランニング・ソリューション
- 配線可能な最小のダイを可能にするMinChipテクノロジ
- 初期段階での解析およびフィージビリティ解析機能
- 数百万インスタンス規模のデザインに対応
- MTCMOSを含む完全な多電源設計フローのサポート
- パワーネットワーク解析（Power Network Analysis=PNA）、パワーネッ
トワーク合成（Power Network Synthesis=PNS）、およびパワーパッド 合成機能
- タイミング・ドリブンの自動マクロ配置
- DFT
- フィジカル最適化が施されたスキャンチェーンにより、予測可能なタイミング収束を実現
- scanDEFインターフェイスによるDFT CompilerおよびDFT MAXの機能を用いたフィジカル・テスト最適化フロー
- QoR
- フロー全体を通して共通のエンジン
- シングル・タイマー
- タイミング/面積/DFT/パワー/配線性/歩留まりの最高のQoRを保証する革新的なXPS最適化機能
- フィジカル・インプリメンテーションにおいて高速デザインのデータパスを効率的に管理するための制御性と結果予測性を向上させることによって高いQoRを実現するデータパス・フィジカル・インプリメント機能
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図10：高速デバッグを可能にするクリティカル・
パスのクロスハイライト機能
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- 使いやすさ
- 配置、CTS、配線の主要コマンドを装備
- 全体を通してTCLをサポート
- GUI
- デザインの解析/視覚化/デバッグ/修正を容易にする強力な機能
- 論理解析とフィジカル解析のクロス・リファレンス機能
- クロックツリー合成のスキュー/レイテンシー解析機能
- Worst Negative Slack（WNS）、配線混雑度、セル密度、スキャン、リーク・パワー、ダイナミック・パワー、総消費電力などのビジュアル・マップ
- PrimeTime型の解析機能（パス・インスペクタ）
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| インターフェイス |
- ライブラリ・インターフェイス
- 機能、タイミング、および設計ルール制約条件を含むLIB合成ライブラリの読み込み
- テクノロジおよびセルのアウトラインを記述するMilkyway（MWY）フィジカル・ライブラリの読み込み
- LEF、Technology File（TF）フォーマットの読み込み
- 入力
- Verilogネットリスト
- SDC、DEF、SPEF、SBPF
- フロアプランの特定および修正用のユーザーレベル・コマンドの提供
- 出力
- Verilogネットリスト
- SDC、DEF、SPEF、SBPF
- GDSII
- ユーザー・インターフェイス
- TCLまたはGUIベースのユーザー・インターフェイス
- Design Compilerの全レポートに物理情報を追加。追加されたレポートとコマンド群により、レイアウト解析とライブラリ/入力ファイル間の一貫性チェックを実現。
- サポート・プラットフォーム
- AMD64、Sparc64、Linux32 4.0、Suse 32、Suse
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