LEDA

プログラマブルHDL構文ルール・チェッカ

• HDL設計におけるコーディングのボトルネックを早期に発見
• シノプシスのツールに特化したルール（Design Compiler, VCS, Scirocco, Formality等）をデフォルトで無償提供、既存の設計フローへの容易な組込みが可能
• リユーザブルIP開発のための詳細なガイドラインであるRMM（Reuse Methodology Manual）をサポートしているため、IP利用時のチェックにも使用可能
• STARCデザイン・スタイル・ガイドをサポート
• チェックする構文ルールをユーザがカスタマイズすることができるため、会社/部署/プロジェクト毎のルールが作成可能
• ルールには5つのコマンドのみ使用する為、簡単に作成可能
• VHDL、Verilog-HDL両言語及び言語混在環境をサポート
  

従来、HDL記述のコーディングの問題点は、論理シミュレーション時にチェックするか、もしくは論理合成ツールDesign Compilerに読み込ませることで、検出を行っていました。しかし、この方法では時間がかかるだけではなく、チェック漏れも多く残ってしまいます。

シノプシスのHDL構文ルール・チェッカLEDAを使用することにより、HDL記述によるコーディングの品質や、その記述が定義されたルールに準拠しているかどうかを検証し、以降に続く設計フローでそのコーディング・スタイルが最適にインプリメントできるかどうかを解析します。さらにはHDL再利用性の向上も図ることが可能となります。

HDL構文ルール・チェッカLEDAは、HDLコードが合成やシミュレーションが可能であるかどうか、また高い再利用性を持っているかどうかをチェックする様々なルールを提供するとともに、そのHDL コードが論理合成ツール Design Compiler、Verilog シミュレータ VCS、VHDL シミュレータ Scirocco、フォーマル検証ツールFormalityといったシノプシスのツールを用いた場合、最高の結果が得られるかどうかもチェックします。LEDAはルールを簡単にプログラミングできるため、独自のコーディング・ガイドラインを作成したり、設計フローごとに異なる条件に合わせてコーディング・ガイドラインを修正したりすることができます。 また、市販の設計ツールだけでなく社内で開発した設計ツールにも対応します。 設計フローの初期段階、つまり合成やシミュレーションを実行する前の段階でコーディング・スタイルのエラーを検出すれば、以降の設計フローで発生する問題点を最小限に抑えて、設計生産性を最大限に高めることができます。

【LEDA Specifier】
LEDA Specifier は、簡単なコマンド・セットを使用してカスタム・ルールの作成、およびコンパイルに使用します。ルール・セットやコーディング・ガイドラインを管理するユーザ・フレンドリな GUI を備えています。

【LEDA Checker】
LEDA Checker は、コンパイル済みのルール・セットおよび "ルール・ポリシー" を用いて VHDL/Verilog-HDL コードのチェックを実行し、各ルールに違反しているコード行を示すエラー・メッセージを出力します。 使用するコンパイル済みのルール・セットは、デフォルトで提供されている定義済みのルール・セットか、もしくは LEDA Specifier で作成したものです。

• HDL設計者
  
• IPの使用を検討している設計者
  
• IP開発者

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