MVRC
 

電圧を考慮したルール・チェック
 
概要

携帯ワイヤレス機器の急増やプロセスジオメトリの微細化に伴い、パワー・マネージメントは非常に重要な問題となっています。パワー・マネージメント・テクニックには、クロック・ゲーティングやマルチ・スレッシュホールド値ライブラリの使用から、パワー・ゲーティングやリテンション、ダイナミック電圧スケーリング（DVS）、低VDDスタンバイといった電圧制御まで、多岐に渡る手法が存在します。これらの電圧制御手法を用いたデザインにおいては、検証の課題が増加する傾向にあります。検証の複雑性は、デザイン上に異なるパワー・ステートが増えれば増えるほど増加します。デザインはRTL段階からネットリストへと進む過程で検証が必要ですが、すべての設計段階で、パワー・マネージメント手法がローパワー設計の意図（低消費電力化計画）に沿ってインプリメントされているかどうかをチェックしなくてはなりません。たった1つのエラーがデザインを不定状態にし、チップの動作不良を引き起こすことさえあります。電圧を考慮したパワー・マネージメント検証のスタティック・チェックをきちんと実施するためには、複数の電圧および電圧の相互依存性を考慮してチェックしなくてはなりません。MVRCは、このような複数電圧とその依存関係を考慮したスタティック・チェック･ツールで、パワー・マネージメントのための電圧制御手法を用いたデザインの迅速な検証を実現します。またMVRCは、デザインのアーキテクチャと構造の両面から、レベルシフタ、アイソレーション・セルなどの特殊セルの適切なインプリメンテーションの検証を可能にします。
 
MVRCの主な機能とメリット
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 パワー・マネージメント上問題のあるバグをテストベンチを使用せずに迅速に検出することで、デザインの検証時間を短縮
■ デザインのパワー・アーキテクチャを検証
  - ボルテージ・アイランド間を交差する制御信号ネットワークの整合性を検証
  - 安全なパワー・シーケンスを生成
  - ローパワー設計意図に基づくデザイン構造チェックを実行
　　　・保護セルの論理接続およびパワー接続のバグを検出
  - 階層化パワー・マネージメントにより、デザインのパワー・ステート・テーブルを自動生成
　　　・数ヶ月を要するローパワー設計の意図策定の必要なし
  - わずかの時間でセットアップ可能なため、インストールと運用が容易
  - エラーメッセージとワーニングメッセージのカスタマイズが可能なため、既存フローへの統合が容易
 
設計フロー全体のローパワー設計の意図を検証

MVRCは、Verilog HDLまたはVHDLのRTLまたはゲートレベルのネットリストを検証対象とし、.libファイルから保護セルの定義を読み込みます。標準規格Unified Power Format（UPF）で指定されたローパワー設計の意図も使用できます。

MVRCは、RTL完成後の機能チェック、ならびに合成後のネットリスト･ハンドオフのためのデザイン・チェックをすることができます。また、配置/配線後のインプリメンテーションのチェックも可能です。MVRCは、多電圧チェックに関連するすべての違反のエラー/ワーニング・レポートとログファイルを出力します（図1）。
図1：MVRCは設計フロー全体のローパワー設計意図を検証
 
MVRCの独自性
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 MVRCは、デザインのアイソレーション･セルやレベルシフタ･セルの構造チェックに加え、アーキテクチャ・チェックという独自の機能を搭載しています。MVRCはデザイン全体を検証対象とし、さまざまなパワーモードに対応したデザインのクリティカルな信号ネットワーク（クロック、リセット、パワー・イネーブル、アイソレーション・イネーブル、スキャン信号など）をチェックします。これらのチェックは、デザイン上の電源オンの領域に機能上の問題を発生させる原因となる、接続関連のバグ検出に役立ちます。
■ MVRCは、デザインのローパワー設計の意図を理解し、そこで定義されているパワー・ステート・テーブルの解析を実行します。MVRCは、すべての中間電圧状態をチェックし、パワー・マネージメント問題の原因になりそうな不定状態をレポートします。
■ MVRCは、パワー・ステート・テーブルで消費電力仕様の違反をチェックします。また、ローパワー設計意図に基づくパワーアップ/パワーダウンの適切なシーケンスを生成します。
■ 多数のボルテージ・アイランドが存在するデザインには、階層構造のパワー・ステート・テーブルの自動生成が有効です。MVRCはローパワー設計の意図を理解し、多数の電圧状態を分類整理することにより、すべてのパワー・マネージメント機能の特定と検証に要する労力を削減します。
 
MVRCによるバグの検出例
図2に、MVRCによって的確に検出されるバグの例を示します。この例では、クロック・バッファはパワーON/OFFがあるボルテージ・アイランドの中に不適切に配置されています。ON/OFFボルテージ・アイランドがオフ状態になったら、このクロックバッファはalways-onブロック以降のクロック信号をドライブすることができなくなります。しかし、このクロック・バッファは、構造上は適切に配置されているため、アイソレーション･セルの適切配置のみをチェックする検証ソリューションでは、これがエラーとして検出されません。MVRCのマイクロ・アーキテクチャ解析アルゴリズムは、チップのローパワー設計の意図を完全に理解します。MVRCはローパワー設計意図を正しく考慮することによって、この配置が不適正であり、機能不良の原因となる可能性を認識します。すなわちMVRCは、この状況をエラーとしてレポートします。
 
図2：MVRCは構造上は適切だが機能上は不適切なクロックツリー・インプリメンテーションを検出
 
結論
リーク・パワーならびにダイナミック・パワー両方の消費電力を抑えるため、パワー・マネージメント手法は次第に活用頻度が増しています。多電源設計には、すべての電圧制御手法に対応した包括的な検証が必要です。MVRCは、ローパワー設計の意図を理解し、パワー・マネージメント・デザイン違反を迅速かつ正しくチェックするスタティック検証ソリューションです。MVRCは、すでに多くのお客様のデザインに採用された実績を持っています。