Verification Methodology Manual for SystemVerilog

Verification Methodology Manual for SystemVerilogは、システムオンチップの検証を 成功に導く解説書です。本書には、業界標準の設計検証言語SystemVerilogを用いて、カ バレッジ・ドリブンの制約条件付きランダム検証テクニックやアサーションベース検証テクニックを活用して包括的な検証環境を構築するノウハウや、様々な検 証フェーズで相互運用可能な検証用IPライブラリの作成方法を始め、複雑なシステムオンチップ検証手法をリードしてきたエキスパート・エンジニアが用いてきた先進の機能検証テクニックが詳細に解説されています。