お客様からの声

本書は、SystemVerilogを用いて検証環境を構築する際の推奨参考書です。本書は STARC IP技術開発室が開発しているIP機能検証ガイドを補完するもので、本書に述べられた最新のカバレッジドリブン機能検証技術により、SoC設計品質と設計生産性を改善できます。

株式会社 半導体理工学研究センターSTARC)
開発第2部
IP技術開発室長 古井 芳春 氏

本書には、業界のエキスパート達が実践してきたカバレッジ・ドリブンの制約条件付きランダム検証テクニックを活用するための業界標準ベースの相互運用可能なメソドロジが示されています。本書の活用により、あらゆるレベルのSoCやIP開発チームは、より高次元の検証生産性と検証品質を達成できるようになるでしょう。

株式会社 リコー
電子デバイスカンパニー 画像LSI開発センター
マネージャー 岡 善治 氏

本書によって、全てのSoCやIP開発プロジェクトは、業界をリードするエキスパート達の経験の集大成とも言うべきSystemVerilogを用いて、効率的で確実な、かつ再利用可能な検証プロセスを実践できるようになるでしょう。

株式会社 ルネサステクノロジ
設計技術統括部 システム設計技術開発部
グループマネージャー 高嶺美夫 氏

本書は、効果的かつ確実な検証ストラテジーを構築するための基本設計図とも言うべきものです。この本には、様々な検証で活用できる先進のカバレッジ・ドリブン検証環境をSystemVerilogによって構築するための手法とテクニックが詳細に解説されており、これを活用することにより、検証をより短期間で効率良く実行できるようになります。

株式会社 東芝
システムLSI設計技術部 設計メソドロジ技術第一担当
部長 西尾　誠一 氏

"The Verification Methodology Manual for SystemVerilog is an invaluable reference for verification engineers. It enables users to elevate SystemVerilog from a collection of language constructs into a state-of-the-art methodology for coverage-driven functional verification."

Mike Benjamin
Functional Verification Group Manager
HPC IP and Design
STMicroelectronics

"The Verification Methodology Manual for SystemVerilog provides an excellent, wellstructured, reuse-centric, and scalable conceptual foundation to address today's complex verification requirements, based on the SystemVerilog standard."

Dr. Wolfgang Ecker
Infineon Technologies AG

"SystemVerilog is emerging as the hardware design and verification language of choice, but choosing the right language is only part of what is needed to develop a complete solution. The Verification Methodology Manual for SystemVerilog provides both strategies and details on how to use SystemVerilog's advanced capabilities to create efficient, modern, interoperable coverage-driven verification environments."

Michael Garcia
Design and Verification Methodology Manager
Freescale Semiconductor

"By making their implementation of the VMM Standard Library available as source code, Synopsys is providing a jump-start to designers to use the verification techniques contained within the VMM for SystemVerilog.This will enable our Partners to apply sophisticated SystemVerilog verification methodologies to their ARMｮ technology-based designs and will benefit other SoC designers in the electronics industry as a whole by offering a way of standardizing verification."

Tim Holden
Director
EDA relations
ARM